디지털 레이아웃 설계의 마지막 관문은 물리 검증(Physical Verification)입니다. 이는 설계된 레이아웃이 제조 공정에서 문제 없이 작동할 수 있는지 확인하고, 회로도(Netlist)와 실제 레이아웃 간의 일치성을 최종 검토하는 과정입니다. 이 검증 과정을 통과해야만 설계는 제조(Fab) 단계로 넘어갈 수 있으며, 이 시점을 Signoff라고 부릅니다.
이번 글에서는 물리 검증의 핵심인 DRC와 LVS의 개념과 차이, 검증 과정에서의 주요 오류 사례, Signoff 시 체크해야 할 사항들을 실무적 관점에서 살펴봅니다.
1. 물리 검증(Physical Verification)이란?
물리 검증은 설계된 레이아웃 데이터(GDSII, OASIS 등)가 반도체 제조 공정의 규칙과 일치하는지 확인하는 과정입니다. 여기에는 DRC, LVS, ERC, Antenna Check, Density Check 등이 포함됩니다.
물리 검증의 목적은 다음과 같습니다:
- 공정 설계 규칙 위반 여부 탐지
- 논리 회로와 레이아웃 간의 불일치 발견
- 제조 신뢰성 확보 (IR Drop, ESD, EM 등과 연계)
- Mask 생성 전 오류 최소화
이러한 검증은 Calibre, Pegasus, ICV 등의 전문 툴을 사용해 수행합니다.
2. DRC(Design Rule Check)의 원리와 주요 항목
DRC는 반도체 공정에서 요구하는 기하학적 설계 규칙(Design Rules)을 기반으로, 배선 및 셀 간의 간격, 두께, 겹침 여부 등을 확인합니다.
대표적인 DRC Rule 항목:
- Metal Spacing: 서로 다른 배선 간 최소 간격
- Minimum Width: 배선의 최소 폭 제한
- Via Enclosure: 비아가 충분한 금속 층에 둘러싸여 있는지
- N-well/P-well Overlap: 웰 간 간섭 여부
- Minimum Area: 특정 레이어의 면적 최소 요건
DRC는 주로 다음과 같은 이슈를 방지하기 위한 것입니다:
- 제조 시 마스크 손실
- 비아 탈락 또는 배선 단선
- 층간 절연 파괴 등 전기적 결함
DRC 오류는 Layout 상의 좌표로 직접 표시되어 설계자가 수정을 용이하게 할 수 있습니다.
3. LVS(Layout vs. Schematic)의 개념과 비교 방식
LVS는 회로도(Netlist)와 배치된 Layout 간에 논리적 기능이 일치하는지를 확인하는 검증입니다. 즉, 레이아웃이 논리 설계를 정확히 반영하고 있는지를 보는 과정입니다.
LVS 비교 항목:
- Instance Match: 회로도의 셀과 Layout의 셀이 일치하는지
- Connectivity Match: 전기적 연결 상태(Net)가 동일한지
- Pin/Port Check: 입출력 방향, 핀 개수 일치 여부
- Property Match: 셀의 속성, 파라미터 값 등 비교
LVS 오류는 다음과 같은 이유로 발생할 수 있습니다:
- Layout에서 누락된 인스턴스 또는 이름 오류
- Net 간 short/open
- 레이아웃 상에서 의도하지 않은 경로 연결
LVS는 회로의 기능적 검증을 위한 마지막 필수 검증입니다.
4. Signoff 전 검토해야 할 추가 항목들
DRC와 LVS 외에도 다음과 같은 항목들이 Signoff 전 반드시 확인되어야 합니다:
- ERC (Electrical Rule Check): 전원 단자 오류, 입력 핀 floating, 전원 short 등 전기적 이상
- Antenna Check: 배선 공정 중 발생할 수 있는 Gate 산화막 손상을 방지하기 위한 검증
- Density Check: CMP 공정에서 레이어 밀도 불균형이 없도록 확인
- Metal Fill: 비어 있는 레이어 영역을 금속으로 채워 평탄화
이 모든 항목은 DRC & LVS와 함께 Signoff Checklist에 포함되어야 하며, 테이프아웃 전 각 항목이 “Clean” 상태로 통과되어야 합니다.
한 줄 요약
"물리 검증은 칩 설계의 마지막 방어선이며, Signoff는 제조를 향한 신호탄이다."
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