반도체 회로 설계의 첫 단계는 다름 아닌 논리 회로를 설계하는 것입니다. 이때 사용되는 언어가 바로 VHDL과 Verilog이며, 이들로 작성된 코드는 시뮬레이션과 논리 합성을 거쳐 Netlist로 변환되고, 최종적으로 디지털 레이아웃 설계 자동화 과정으로 이어집니다.
이번 글에서는 《IC 마스크 디자인 – 에센셜 레이아웃 테크닉》의 설명을 바탕으로, VHDL과 Verilog의 기초 개념과 실무 흐름을 간단한 예제와 함께 살펴보겠습니다.
1. VHDL과 Verilog란?
- VHDL: 미국 국방부의 VHSIC 프로젝트에서 개발되었습니다. 문법이 엄격하고 대규모 설계에 적합합니다.
- Verilog: C 언어와 유사한 문법으로 간결하고 빠르게 작성할 수 있어 중소규모 회로에 적합합니다.
책에서는 다음과 같은 VHDL 예제를 보여줍니다:
A1: and2x port map(A=>Q(0), B=>Q(1), Y=>T(2));이 코드는 Q(0), Q(1)을 입력으로 받아 T(2)로 출력하는 AND 게이트 구조입니다.
2. HDL → 시뮬레이션 → Netlist 흐름
- HDL 코드 작성: VHDL 또는 Verilog로 회로의 논리 기능을 기술합니다.
- 시뮬레이션: 작성한 코드를 시뮬레이터에 넣어 동작을 검증합니다. 타이밍 분석도 함께 수행됩니다.
- Logic Synthesizer: 시뮬레이션 결과를 바탕으로 Netlist를 생성합니다. Netlist는 회로의 논리적 연결 정보를 담고 있으며, 이후 레이아웃 도구에 입력됩니다.
예시 Netlist (Verilog):
module test ( in1, in2, out1 );
input in1, in2;
output out1;
AND2_2X U1 ( .Z(out1), .A(in1), .B(in2) );
endmodule3. 표준 셀 라이브러리와의 연동
Netlist는 표준 셀(Standard Cell)을 참조합니다. 각 셀은 다음과 같은 정보를 포함합니다:
- 논리 기능 (예: AND, OR 등)
- 전기 특성 (전류, 지연 시간 등)
- 물리 속성 (크기, 핀 위치 등)
이러한 정보는 자동화 레이아웃 도구가 회로를 정확히 배치할 수 있도록 돕습니다.
4. 실무자가 주의해야 할 점
책에서는 다음과 같이 강조합니다:
"Netlist는 완성된 회로가 아니라, 가능한 구성도일 뿐이다. 자동화 도구에 넣기 전에 반드시 검증이 필요하다."
실무자는 다음 항목들을 반드시 확인해야 합니다:
- 코드 내 주석: 회로 흐름, 전류 방향 등을 명확히 기술
- 입출력 방향 정의: in, out, inout 명시
- 시뮬레이션 결과 확보: 주요 입력/출력 조건을 포함한 시나리오 반영
- 문서화: 회로 이름, 버전, 작성 일자 등을 기록
이러한 준비가 부족하면, 레이아웃 설계자가 회로를 오해하거나, 잘못된 방향으로 배치될 수 있습니다.
마무리 요약
- VHDL과 Verilog는 논리 설계의 시작점입니다.
- 시뮬레이션을 거쳐 Netlist가 생성되며, 이는 레이아웃 자동화의 입력값이 됩니다.
- Netlist는 표준 셀 라이브러리를 참조해야만 실제 설계에 적용될 수 있습니다.
- 시뮬레이션과 문서화가 부족하면 설계 오류의 원인이 될 수 있습니다.
한 줄 요약
"HDL은 회로의 언어이고, Netlist는 설계와 자동화 도구를 연결하는 다리입니다."
다음 글 예고
👉 [Chapter1. Digital Layout] Netlist란 무엇인가? 회로 설계와 레이아웃의 연결점
Netlist가 디지털 레이아웃 자동화에서 어떻게 논리 설계를 전달하고, 구조적으로 어떻게 구현되는지 알아보겠습니다.