반도체 레이아웃 설계에서 'Antenna Rule'은 많은 초보 설계자들이 처음 접했을 때 당황하는 개념 중 하나입니다. 이는 무선 신호나 RF 회로와 직접적인 관련은 없으며, 반도체 제조 공정 중 발생할 수 있는 산화막 손상(Gate Oxide Damage)을 방지하기 위해 설정된 제조 공정 기반의 설계 규칙입니다.
이번 글에서는 Antenna Effect(안테나 효과)의 개념과 원인, 이를 방지하기 위한 Antenna Rules의 구성, 그리고 이를 해결하기 위한 Layout-Level 대응 전략까지 실무 중심으로 정리해봅니다.
1. Antenna Effect란?
Antenna Effect는 반도체 공정 중 특정 금속 배선이 게이트 산화막(Gate Oxide)에 과도한 전하를 유도하여 손상을 발생시키는 현상입니다. 이 현상은 특히 배선 공정 도중 연결되지 않은 Floating Metal이 게이트와 연결되어 있을 때 심각하게 발생합니다.
발생 메커니즘:
- 반도체 배선 공정에서는 층별로 순차적으로 금속이 증착됨
- 이 과정에서 아직 접속되지 않은 게이트와 금속 배선이 플로팅 상태로 존재
- 플라즈마 이온 식각(Plasma Etch) 과정 중 플로팅 금속에 전하가 축적됨
- 이 전하가 게이트 산화막에 방전되면, 고전압에 의해 산화막이 파괴됨 (Oxide Breakdown)
2. Antenna Rule이란?
Antenna Rule은 위와 같은 Antenna Effect를 방지하기 위해 설정된 금속 면적 비율 기반 설계 제한 조건입니다. 이 규칙은 반도체 Fab에서 공정 신뢰성을 유지하기 위해 제공하며, 각 공정마다 기준이 다릅니다.
대표적인 Rule 정의 방식:
- Antenna Ratio = Metal Area / Gate Area
- 특정 레이어(M1, M2 등)마다 허용되는 최대 비율이 존재
- 레이어별로 산화막 손상 민감도가 다르므로 규칙도 다름
예) M1의 허용 Antenna Ratio = 200:1 → 게이트 면적 1μ² 당 M1 면적 200μ² 이내로 제한
3. 실무에서의 안테나 Rule 대응 방법
● Diode 삽입 (Antenna Diode)
- 플로팅 금속에 전류를 흘릴 수 있도록 게이트 옆에 전용 다이오드 셀을 삽입
- 과전하가 다이오드로 우회되며 게이트 보호
- 일반적으로 라이브러리에서 제공되는 Antenna Cell을 사용
● Layer Jump (Via & Routing Reorder)
- 문제 발생 레이어의 면적을 줄이기 위해 상위 금속층으로 배선 이동
- 예: Metal1 → Metal2로 변경하여 M1 면적 감소
● Dummy Gate Insertion
- 게이트에 추가적인 면적을 부여하여 Antenna Ratio를 기준 이하로 조정
- 일반적으로 면적이 큰 셀이나 Non-functional Gate를 활용
● Routing Tool 기반 자동 삽입
- ICC2, Innovus 등 EDA 툴은 Antenna DRC를 자동 인식하고, 필요 시 자동으로 Antenna Diode를 삽입하거나 배선을 재설계
4. Antenna Check과 Signoff에서의 중요성
Antenna Rule 위반은 기능상 오류 없이 제조 불량을 유발하는 대표적인 원인입니다. 따라서 DRC, LVS 이후 Signoff 단계에서는 다음을 반드시 확인해야 합니다:
- 모든 게이트의 Antenna Ratio 계산 결과가 기준 이내인지
- Diode Cell이 삽입되었는지 여부와 위치 확인
- Metal Layer별 면적 분포
Calibre, Pegasus 등의 Signoff 툴에서 Antenna Check 기능을 수행하며, 보통 GDS-level 분석으로 진행됩니다.
한 줄 요약
"Antenna Rule은 미세공정 시대 게이트 산화막을 보호하기 위한 필수적인 제조 중심 설계 규칙이다."
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👉 [Chapter2] IO 셀 배치의 표준화 전략과 실제 예